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대만매체 디지타임스 보도 \”인텔 7나노 하반기 양산한다\”
파운드리 사업을 재개한 인텔은 로드맵대로 진행하고 있다!
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[이슈분석]”나노경쟁 의미없다”…인텔이 새 명칭 꺼내든 까닭
대신 인텔은 ‘인텔 7’ ‘인텔 3’ ‘인텔 20A’ 등 새로운 공정 기술 명칭을 활용했다. 인텔은 “공정 노드명(나노단위)은 업계 전체가 직면하고 있는 혼란 …
Source: www.etnews.com
Date Published: 6/11/2022
View: 3516
인텔 “2023년 7나노 칩 자체 생산”…파운드리도 시사 – 디일렉
인텔이 7나노미터(nm) 칩을 자체 생산하겠다고 밝혔다. 오는 2023년부터다. 올해 7월부터 공정 개발에 들어간다.
Source: www.thelec.kr
Date Published: 10/20/2022
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인텔, 반도체 공정 명칭에서 ‘나노미터’ 뺀다 – 지디넷코리아
인텔이 반도체 생산 공정 명칭에서 ‘나노미터’를 빼기로 했다. … 지금까지 ’10nm 인핸스드 슈퍼핀’으로 불렸던 공정은 ‘인텔 7’, 그 이후 공정은 …
Source: zdnet.co.kr
Date Published: 6/18/2022
View: 2832
인텔이 10나노인 이유가 7나노 노광기가 없어서 그런건가요?
AMD는 곧있으면 5나노 갈텐데 너무 차이나는거 아닌지. … 이건 9월에 der8auer가 이를 다루면서 인텔 14nm+++과 TSMC N7로 제작된 CPU를 전자현미경으로 촬영한 것을 …
Source: coolenjoy.net
Date Published: 12/14/2021
View: 558
[머니네버슬립] [칩코노미] 대만 매체 “인텔, 7나노 하반기 양산”
TSMC와 삼성전자는 각각 2018년과 2019년에 7나노 공정을 선보였다. 인텔은 이보다 3년과 4년 늦게 이 대열에 합류한 것이다. 그러나 인텔은 이후 더 …
Source: paxnetnews.com
Date Published: 11/5/2021
View: 1595
10나노? 7나노?…공정 대신 새로운 제품 번호 전략 암시한 인텔
AMD와 인텔은 수 년 동안 14나노, 10나노 등의 나노미터로 칩 설계 공정을 설명해왔다. 몇 나노미터 공정인지는 프로세서의 클럭 속도, 전력.
Source: www.itworld.co.kr
Date Published: 11/26/2022
View: 8460
인텔, 파운드리 선전포고…”2024년 2나노 공정 양산” – 매일경제
인텔이 4년 내 2나노미터(㎚·1㎚는 10억분의 1m) 수준의 반도체 공정 기술 … 겔싱어 CEO는 “인텔의 슈퍼핀은 삼성과 TSMC의 7나노 칩과 비슷한 기술 …
Source: www.mk.co.kr
Date Published: 8/11/2022
View: 5971
“삼성·TSMC와 다르다”…나노 단위 버리고 기술격차 키우는 인텔 …
인텔이 노드명 방식을 바꾼다. 나노미터 단위를 기재하지 않고 ‘인텔7’, ‘인텔4’ 등 뒤에 숫자만 붙이는 방식으로 변경한다. 10나노, 7나노, 5나노 등 …
Source: www.aitimes.com
Date Published: 10/23/2021
View: 6915
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주제에 대한 기사 평가 인텔 7 나노
- Author: 머니네버슬립
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- Date Published: 2022. 7. 6.
- Video Url link: https://www.youtube.com/watch?v=0hzcdZIZdJU
[이슈분석]”나노경쟁 의미없다”…인텔이 새 명칭 꺼내든 까닭
인텔이 반도체 기술 척도로 여겨진 ‘나노미터’ 경쟁에서 빠지겠다고 선언했다. 제조업체마다 공정이 상이하고, 실제 반도체 성능을 충분히 반영하지 못한다는 이유에서다. 초미세공정 전환에 어려움을 겪었던 인텔이 경쟁사와의 비교를 피하고, 차별화를 위해 독자적인 기술명을 앞세우는 것 아니냐는 분석이다.
인텔이 발표한 공정 기술 로드맵에서 ‘7나노’ ‘5나노’ 등 나노미터(㎚) 단위가 등장하지 않았다. 대신 인텔은 ‘인텔 7’ ‘인텔 3’ ‘인텔 20A’ 등 새로운 공정 기술 명칭을 활용했다.
인텔은 “공정 노드명(나노단위)은 업계 전체가 직면하고 있는 혼란스러운 문제”라며 “다른 업체와 마찬가지로 인텔도 공정 노드명을 이야기하는 방식을 개선해야겠다고 인식했다”고 이유를 설명했다.
업계에서 통용하는 나노 단위 공정 기술은 트랜지스터 게이트 길이로 칩을 분류하는 방식이다. 1960년대부터 활용해왔지만, 최근 들어 실제 게이트 길이가 마케팅 용어로 사용하는 나노 단위와 차이가 있다는 게 인텔 설명이다.
실제 TSMC와 삼성전자, 그리고 인텔이 사용하는 나노 단위를 절대적 비교 대상으로 삼기 어렵다는 의견도 적지 않다. TSMC의 7나노와 삼성전자의 7나노, 그리고 인텔의 7나노가 조금씩 차이가 있다는 주장이다.
이 때문에 전문가들은 나노 표기법 효용이 극히 제한적이라는 의견을 내기도 했다. MIT, 스탠포드대, UC버클리, TSMC 소속 컴퓨터 공학자 9명은 지난달 국제전기전자공학회(IEEE)에 게재한 논문을 통해 반도체 칩 성능 측정 척도로 ‘밀도 측정항목’을 제시하기도 했다. 로직 트랜지스터 밀도, 메인 메모리의 비트 밀도, 메인 메모리와 로직 간 연결 밀도 등 다양한 구성 요소로 칩 성능 지표에 반영해야 한다는 주장이다.
그러나 인텔이 갑작스레 표기법을 문제 삼은 데는 마케팅적 이유가 포함된 것이란 시각도 있다. 인텔 역시 그동안 차세대 제품 개발을 소개할 때 나노미터를 썼기 때문이다. 하지만 7나노 이하 공정 전환에 실패했고, 계속된 개발 지연에 연초 엔지니어 출신 팻 겔싱어 CEO가 선임됐다. 인텔은 이후 기술 중심 회사로 거듭나겠다고 강조하고 있다.
인텔은 10나노 슈퍼핀펫을 끝으로 더이상 공정 기술에 ‘나노’를 쓰지 않겠다고 밝혔다. 대신 0.1나노미터 단위인 ‘옹스트롬(A)’을 적극 활용하기로 했다. 2024년 적용할 ‘인텔 20A’ 경우, 현재 통용되는 나노 단위 기준으로 약 2나노 공정 기술로 추정된다.
권동준기자 [email protected]
인텔 “2023년 7나노 칩 자체 생산”…파운드리도 시사
외부 파운드리 활용 언급
인텔이 7나노미터(nm) 칩을 자체 생산하겠다고 밝혔다. 오는 2023년부터다. 올해 7월부터 공정 개발에 들어간다. 다만 일부 제품은 위탁생산(파운드리) 비중을 확대하겠다고도 했다.
인텔은 21일(현시시간) 진행된 2020년 4분기 실적발표에서 밥 스완 현 인텔 최고경영자(CEO)는 “내부적으로 기술 개발 단계를 파악한 결과 2023년부터 7나노 중앙처리장치(CPU)를 자체적으로 생산할 수 있을 것으로 확신한다”고 말했다. 이어서 “지난해 하반기부터 7나노 개발을 위해 R&D 지출을 대폭 늘렸다”고 설명했다.
인텔은 지난해 4분기 R&D 지출을 전년 보다 9% 늘려 54억달러(약 5조9500억원)를 썼다. 7나노 공정 투자가 적극 반영됐다는 설명을 곁들였다.
7나노 칩 자체 생산을 분명히했으나 외부 파운드리 활용도 언급됐다. 차기 팻 겔싱어 신임 CEO는 “최근 7나노 공정은 괄목할 만한 진전이 있었다”면서도 “특정 기술과 제품에 대해 외부 파운드리 이용을 확대할 것”이라고 말했다. 직접 칩을 생산하면서도 필요한 경우 외부 파운드리를 활용하겠다는 의미로 풀이된다.
인텔은 이번 컨콜에서 구체적인 외주 파운드리 업체를 언급하지 않았다. 업계에선 TSMC와 삼성전자에게 파운드리를 맡길 것으로 예상한다.
차기 팻 겔싱어 신임 CEO는 오는 2월 15일 취임을 앞두고 있다. 이번 CEO 교체는 인텔이 기술력 정체와 고객사 이탈 등으로 위기를 겪는 시점에 이뤄진 것이어서 주목받는다. 최근 인텔은 미세공정 기술에서 대만의 TSMC와 한국의 삼성전자에게 뒤쳐지고 있다는 평가를 받고 있다. 인텔은 아직 7나노 미만 공정에 진입하지 못했기 때문이다. 지난해 12월 말 인텔의 서드포인트는 인텔에게 생산부분을 털어내고 구조조정을 요구한 바 있다.
4분기 인텔 실적은 매출 199억7800만달러, 영업이익 58억8400만달러를 기록했다. 전년 동기 대비 각각 1.1%, 13.4% 하락했다. 다만 연간 기준으로 매출과 영업이익은 778억6700만달러, 236억7800만달러로 각각 8.2%, 7.4% 늘었다.
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인텔이 10나노인 이유가 7나노 노광기가 없어서 그런건가요? > CPU,MB,RAM
반도체 생산에 작용하는 요소는 많고 마케팅 용어로 사용되는는 선폭이 실제 밀도를 대변하지는 않으니까요… 인텔 14nm와 TSMC 7nm이이 숫자로 2배 차이니까 실제로도 2배 차이나겠네? 라는 식으로 받아들이면 곤란하다는거죠…
이건 9월에 der8auer가 이를 다루면서 인텔 14nm+++과 TSMC N7로 제작된 CPU를 전자현미경으로 촬영한 것을 예시로 소개한 것인데 의외로 차이가 크지는 않다는 것을 알 수 있죠…
[머니네버슬립] [칩코노미] 대만 매체 “인텔, 7나노 하반기 양산”
[팍스넷뉴스 심두보 기자] 인텔이 하반기 인텔 4 양산에 들어갈 것으로 보인다.5일(현지시간) 대만의 디지타임스(Digi Times)는 반도체 벤더 취재원을 인용해 인텔이 올해 하반기 인텔 4 양산을 준비하고 있다고 보도했다. 인텔 4는 7나노 기술 노드를 의미한다.
2022년 2월 17일 진행된 투자자 미팅(Investor Meeting)에서 인텔은 EUV를 사용한 인텔 4에 대한 제조 준비는 2022년 하반기에 완료될 수 있다고 밝혔었다. 그리고 인텔 3과 인텔 20A는 2023년 하반기와 2024년에 각각 선보인다는 로드맵을 공개했다. 인텔 18A의 양산 시점은 2025년 상반기였다.
디지타임스의 보도는 인텔이 원래 계획대로 파운드리 사업을 진행해 나가고 있다는 것을 의미한다. 파운드리 사업에 다시 진출한 인텔은 TSMC·삼성전자와의 격차를 줄이기 위해 기술 개발에 집중하고 있다.
TSMC와 삼성전자는 각각 2018년과 2019년에 7나노 공정을 선보였다. 인텔은 이보다 3년과 4년 늦게 이 대열에 합류한 것이다. 그러나 인텔은 이후 더 세밀한 공정을 빠른 속도로 따라잡을 계획이다. 지난 3월 열린 모건스탠리 투자자 컨퍼런스에서 펫 겔싱어 인텔 CEO는 “인텔 18A 공정은 예정보다 반년 앞선 2024년 하반기에 가능하다”고 언급하기도 했다. 이 18A는 최근 삼성전자가 공개한 3나노 공정보다 더 진보된 기술이다.
10나노? 7나노?…공정 대신 새로운 제품 번호 전략 암시한 인텔
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인텔, 파운드리 선전포고…”2024년 2나노 공정 양산”
인텔이 4년 내 2나노미터(㎚·1㎚는 10억분의 1m) 수준의 반도체 공정 기술을 확보하겠다는 초미세공정 로드맵을 발표했다.26일(현지시간) 인텔은 자사 홈페이지 웹캐스트를 통해 인텔의 반도체 미세 공정 기술 개발 현황과 계획을 발표했다. 웹캐스트에서 팻 겔싱어 인텔 최고경영자(CEO)는 “공정 성능 리더십을 확보하기 위해 혁신 로드맵을 가속화하고 있다”며 “2025년까지 매년 새로운 반도체 공정 기술을 발표할 예정”이라고 말했다.이날 설명회에서 겔싱어 CEO는 2025년까지 업계 선두 자리를 되찾기 위해 인텔이 앞으로 4년간 전개할 반도체 제조 기술들을 소개했다. 그는 ’20A’를 가장 기술적으로 진전된 제품이라고 소개했다. 인텔의 20A는 2㎚ 수준이다.세계 파운드리 시장 1위인 대만 TSMC와 2위 삼성전자는 현재 5나노 제품을 생산하고 있으며 3나노대에서 기술 개발 경쟁을 벌이고 있다. 인텔은 삼성이 3나노부터 전격 도입하기로 한 차세대 ‘GAA(Gate-All-Around) FET’ 공정을 2나노에 적용할 계획이다. 인텔은 이르면 2025년부터 사진을 인쇄하듯 실리콘에 칩 디자인을 투사하는 극자외선(EUV) 석판을 사용하는 네덜란드 ASML의 차세대 EUV 장비도 도입할 계획이라고 밝혔다. 새로운 트랜지스터 아키텍처인 ‘리본펫(RibbonFet)’과 트랜지스터 전력 공급을 위해 회로를 재배치한 ‘파워비아(PowerVia)’ 기술도 공개했다. 해당 기술은 인텔 20A 공정부터 적용된다. 월스트리트저널은 “겔싱어 CEO가 더욱 강력해진 칩과 얇아진 트랜지스터를 선보이며 아시아의 경쟁자들을 따라잡기 위한 로드맵을 마련했다”고 평했다. 또한 인텔은 자사 칩 이름에서 ‘나노미터’를 빼기로 했다. 지금까지 ’10㎚ 인핸스드 슈퍼핀’으로 불렸던 공정은 ‘인텔7’, 그 이후 공정은 ‘인텔4’ 등으로 불리게 된다.인텔은 공정 이름이 실제 반도체 특성을 반영하지 못한다고 지적했다. 현재 공정 앞에 붙는 숫자는 트랜지스터 게이트 길이를 의미하며 숫자가 낮을수록 성능이 높은 것으로 평가받는데, 트랜지스터를 평면에서 입체 구조로 쌓기 시작하면서 트랜지스터 게이트 길이와 성능 간 일대일 대응구조가 무너졌다는 지적이다.겔싱어 CEO는 “인텔의 슈퍼핀은 삼성과 TSMC의 7나노 칩과 비슷한 기술 수준이었음에도 숫자가 높아 기술력이 낮다는 오해를 받았다”며 “올 하반기부터 출시하는 제품 공정에서 ㎚ 단위를 모두 빼기로 했다”고 밝혔다.인텔에 따르면 이르면 올 4분기 초에 나올 PC용 프로세서 ‘엘더레이크’와 2022년 1분기에 생산되는 서버용 프로세서 ‘사파이어 래피즈’는 ‘인텔7’ 공정에서 생산된다. ‘인텔4’ 공정은 EUV를 활용해서 트랜지스터 면적을 줄이고 와트(W)당 성능을 인텔7 대비 최대 20% 향상시킬 예정이다.2023년에 출시될 ‘메테오레이크’ ‘그래나이트 래피즈’ 등 차세대 프로세서에 적용된다. ‘인텔3’ 공정은 인텔4 대비 W당 성능을 18% 향상시키는 것이 목표다. 2024년부터는 인텔이 개발한 새로운 트랜지스터 구조 ‘리본펫’을 적용한 공정인 ‘인텔20A’가 적용된다. 인텔은 2025년에는 1.8나노 수준의 ’18A’를 생산하겠다고 선언했다. 앞으로 4년 뒤에 1나노대 반도체를 생산하겠다는 것이다.이날 인텔은 자사 파운드리 사업 고객사로 퀄컴과 아마존을 확보했다고 공개했다. 인텔은 이날 구체적인 공급 제품이나 계획을 밝히지 않았지만 퀄컴 측에는 2024~2025년 양산 목표인 20A 제품을, 아마존 측에는 첨단 패키징 기술을 공급하기로 한 것으로 전해졌다. 올 3월 파운드리 사업 재진출을 선언한 인텔은 100여 개 기업과 파운드리 계약을 논의하고 있는 것으로 알려졌다. 퀄컴과 아마존 같은 ‘빅테크’ 기업이 인텔 파운드리 사업의 고객사로 발표된 것은 이번이 처음이다. 외신들은 “향후 미국 기업이 자국 기업의 파운드리 제품을 활용할 가능성이 높다는 점을 감안하면 인텔이 장기적으로 삼성전자와 TSMC의 공급 물량을 빼앗아 올 수도 있다”고 보도했다.[신혜림 기자][ⓒ 매일경제 & mk.co.kr, 무단전재 및 재배포 금지]
“삼성·TSMC와 다르다”…나노 단위 버리고 기술격차 키우는 인텔, 차세대 EUV 장비도 1순위 확보
(사진편집=김동원 기자)
인텔이 노드명 방식을 바꾼다. 나노미터 단위를 기재하지 않고 ‘인텔7’, ‘인텔4’ 등 뒤에 숫자만 붙이는 방식으로 변경한다. 10나노, 7나노, 5나노 등 나노 단위로 칩의 기준을 나누지 않고 와트당 트랜지스터 성능에 따라 기준을 분류한다. 업체마다 부르는 나노 숫자와 실제 트랜지스터의 게이트 길이가 달라 사용자의 혼란을 줄이겠다는 의도다.
권명숙 인텔코리아 사장은 27일 열린 ‘인텔 전략 발표 온라인 브리핑’에서 “마이크로 단위였던 공정 노드는 트랜지스터의 소형화에 따라 나노미터 단위로 측정되면서 기존 노드명 방식이 길이와 일치되지 않게 됐다”면서 “특히 인텔이 2011년 핀펫(FinFET) 기술을 도입하면서 그 차이는 더 커졌다”고 지적했다. 이어 “인텔은 고객들이 보다 나은 정보 기반의 의사결정을 할 수 있도록 명확하고 의미있는 체계를 갖춘 새로운 노드명을 만들었다”고 밝혔다.
나승주 인텔코리아 상무는 “인텔의 10나노 슈퍼핀은 10나노라고 하지만, TSMC의 7나노와 성능이 비슷하고 삼성이 부르는 숫자와도 성능이 다르다”면서 “우리가 얘기하는 7나노와 5나노는 현실과 같지 않는 숫자여서 직관적인 이름을 고객에게 제공하기 위해 노드명을 바꾸게 됐다”고 설명했다.
◆나노미터 단위 없애는 인텔, 옴스트롱 시대 연다
인텔의 새로운 노드명은 공정 성능과 전력, 면적 등 중요 기술을 기반으로 한다. 인텔은 기존에 이미 출시한 10나노 슈퍼핀은 이름을 유지한다. 이후 나오는 제품은 인텔7, 인텔4, 인텔3, 인텔20A 등의 이름으로 출시할 예정이다.
권명숙 인텔코리아 사장은 10나노 슈퍼핀 이후로는 나노 단위를 제외하고 인텔7, 인텔4 등으로 노드명을 바꾼다고 말했다. (사진=인텔 행사 캡쳐)
인텔7은 핀펫 트랜지스터 최적화를 기반으로 10나노 슈퍼핀보다 와트당 성능이 10~15% 향상된다. 기존 10나노 기반 ‘인헨스드 슈퍼핀(Enhanced SuperFin)’으로 알려진 제품이다. 올해 하반기 선보일 클라이언트 PC용 ‘앨더 레이크(Alder Lake)’와 내년 상반기 데이터센터용으로 출시되는 ‘사파이어 래피즈(Sapphire Rapids)’가 인텔7을 기반으로 생산된다.
인텔4는 인텔7보다 면적 개선과 함께 약 20%의 와트당 성능이 향상된다. 인텔4부터는 극자외선(EUV) 리소그래피 공정을 전면 활용된다. 웨이퍼에 패턴을 새기는 파장이 기존 193나노미터에서 13.5나노미터로 짧아져 그만큼 정교한 패턴 구현이 가능해진다. 2023년 출시가 예상되는 클라이언트 PC용 ‘메테오 레이크(Meteor Lake)’와 데이터센터용 ‘그래나이트 래피즈(Granite Rapids)’에 탑재된다. 이를 위해 2022년 하반기부터 생산에 들어갈 예정이다.
인텔3은 추가적인 핀펫(FinFET) 최적화와 EUV 활용을 높여 인텔 4에 비해 와트당 성능을 약 18% 향상하고 추가적으로 면적도 개선한다. 인텔3은 2023년 하반기에 제품 생산을 시작한다.
인텔20A부터는 단위가 달라진다. 나노보다 더 작은 단위인 옴스트롱(0.1나노)으로 생산된다. 나승주 상무는 “인텔20A부터 옴스트롱 시대가 열릴 것”이라며 “무어의 법칙(2년마다 반도체 집적도가 두 배 증가한다는 인텔 창업자 고든 무어의 이론)은 계속돼 20A 이후 18A 등의 제품이 출시될 것”이라고 말했다.
◆리본펫과 파워비아로 차별화된 기술력 선사
인텔은 20A부터는 ‘리본펫(RibbonFET)’과 ‘파워비아(PowerVia)’ 기술을 탑재한다고 밝혔다.
옴스트롱 단위로 낮아지는 인텔20A에는 리본펫과 파워비아 기술이 탑재된다. (사진=인텔 행사 캡쳐)
리본펫은 게이트가 채널을 감싸는 방식인 ‘게이트올어라운드(GAA)’의 인텔 자체 네이밍이다. 3면을 감싸는 핀펫보다 닿는 면이 1면 더 늘어난다. 보다 세밀한 전류 조정이 가능해 전력효율을 높일 수 있다.
파워비아는 후면 전력 공급망이다. 기존에 함께 배치돼있던 파워선과 신호선을 분리했다. 기존에는 전력을 공급하는 파워선과 신호를 전송하는 신호선이 수십 층의 메탈 레이어에 함께 있어 신호가 매끄럽게 전송되지 못하고 노이즈에 간섭을 주는 현상이 있었다. 이에 인텔은 신호선과 파워선을 분리해 파워선은 실리콘 기판 후면에만 배치했다.
아파트로 이해하면 쉽다. 기존에는 20층 아파트에 파워선과 신호선이 함께 있어 신호 전달에 어려움이 있었다면, 이제는 파워선을 지하에만 배치하고 신호선은 지상층에만 배치해 보다 효율적인 신호 전송이 가능해졌다.
나 상무는 “파워비아는 2024년에 양산될 예정”이라며 “리본펫과 파워비아를 계속 개선해 인텔 18A부터 더 높은 성능을 구현할 수 있도록 할 것”이라고 말했다.
◆EUV 차세대 장비 업계 최초 확보 확정…기술 우위 점한다
나승주 상무는 이날 ASML의 차세대 EUV 장비인 하이엔에이(High Numerical Aperture) EUV를 인텔이 업계 최초로 확보하게 된다고 밝혔다. 하이엔에이 EUV 장비는 현재 TSMC와 삼성전자, SK하이닉스 등에 공급되는 EUV 장비보다 더 정교한 패턴을 그릴 수 있는 장비다. 2025년 이후부터 인텔 20A 모델 이상의 모델에 적용될 예정이다.
나 상무는 “인텔은 ASML로부터 차세대 EUV 장비를 업계 최초로 공급받는 것이 확정됐다”며 “인텔은 EUV 제품 개발 과정부터 ASML과 오랜 협력을 이어왔고 앞으로 차세대 EUV 기술을 정의하고 구축하고 배치하는 모든 과정에서 함께 협력하게 될 것”이라고 밝혔다.
또 그는 “인텔은 EUV 공정에 필요한 포토레지스트, 마스크 등을 제조하는 장비사와도 긴밀한 협력을 하고 있다”면서 “어플라이드머티어리얼즈, 램리서치, 텔(TEL) 등 장비사와도 긴밀한 관계를 유지하고 있다”고 설명했다.
◆인텔, ‘EMIB’와 ‘포베로스’를 중심으로 첨단 패키징 리더십 자신
인텔은 이날 첨단 패키징 기술도 자신했다. EMIB(Embedded Multi-die Interconnect Bridge)와 포베로스(Foveros) 등의 기술로 패키징 분야에서 지속적인 리더십을 가져가겠다고 밝혔다.
EMIB는 다이와 다이를 연결할 때 큰 실리콘 없이 내장형으로 연결하는 기술이다. 기존에는 다이를 덮을 수 있는 큰 실리콘이 필요했다면, EMIB는 작은 실리콘 조각만 있어면 된다. 또 비용이 비싼 실리콘관통전극(TSV) 공정이 필요없어 단순화면서 저렴하게 제품을 만들 수 있다. TSV는 칩에 미세한 구멍을 뚫어 상단 칩과 하단 칩을 전극으로 연결하는 기술이다.
나 상무는 “EMIB는 표준 패키징 기술과 비교해 대역폭 집적도가 2배 높고, 전력 효율이 4배 향상된다”고 설명했다.
나승주 인텔코리아 상무는 EMIB가 표준 패키징 기술과 비교해 대역폭 집적도가 2배 높고 전력 효율이 4배 높다고 설명했다. (사진=인텔 행사 캡쳐)
포베로스는 3D 적층 공정이다. 두 개 이상의 칩을 얇게 쌓아 올려 하나의 반도체로 만드는 기술이다. 인텔은 향후 이 기술을 ▲포베로스 옴니(Foveros Omni) ▲포베로스 다이렉트(Foveros Direct)로 발전시키겠다고 밝혔다.
포베로스 옴니는 TSV와 구리 기둥을 병행하는 패키징이다. 성능은 좋지만 가격이 비싸 반도체 수율에 악영향을 미치는 TSV를 필요한 부분만 사용하기 위해 구리 기둥을 함께 배치했다. TSV보다 굵은 구리 기둥을 사용해 전력이 더 잘 전달될 수 있도록 구성했다. 2023년에 대량 생산이 될 전망이다.
포베로스 다이렉트는 실리콘과 실리콘으로 직접 연결하는 패키징이다. 낮은 저항으로 전력을 전달할 수 있다. 포베로스 옴니와 상호 보완하며 사용하는 제품이다. 2023년에 준비될 예정이다.
인텔은 포베로스 기술로 패키징 시장에서 지속적인 리더십을 확보하겠다고 밝혔다. (사진=인텔 행사 캡쳐)
한편 이날 인텔은 퀄컴과 아마존웹서비스(AWS)를 새 고객사로 확보했다고 밝혔다. 퀄컴은 2024년 개발 예정인 인텔 20A를 통해 제품을 생산한다. AWS는 인텔 파운드리 서비스의 패키징 솔루션을 활용하기로 했다.
AI타임스 김동원 기자 [email protected]
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