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나노미터 경쟁, 반도체 공정은 어떤 의미일까? – IT동아
결론부터 말하자면 반도체 공정에서 말하는 ‘나노미터’는 반도체 안에서 전기 신호들이 지나다니는 길, 그러니깐 전기 회로의 선폭을 가리킨다.
Source: it.donga.com
Date Published: 11/4/2021
View: 2599
삼성전자, 세계 최초 3나노 반도체 양산…미세공정 한계 돌파
반도체 회로 선폭을 의미하는 3나노 공정은 현재 반도체 제조 공정 가운데 가장 앞선 기술로, 이 공정에선 파운드리 업계 1위 기업인 대만 TSMC보다 …
Source: www.mk.co.kr
Date Published: 7/12/2021
View: 9880
반도체 미세공정 경쟁, 2~3 나노가 한계…이젠 3D 소자 연구
이제 세계는 반도체 소자를 작게 만드는 기술은 한계에 거의 도달했다고 본다 … 이들이 파고드는 나노의 세계는 반도체 회로 선폭의 굵기를 말한다.
Source: www.joongang.co.kr
Date Published: 7/7/2021
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주제에 대한 기사 평가 반도체 선폭
- Author: 남알남NamRNam
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- Date Published: 2020. 11. 12.
- Video Url link: https://www.youtube.com/watch?v=W-QFZyDwS3s
[2021] 반도체 회로선폭, 2나노 이하도 가능하다 > News
IBS, 흑린 반도체에 0.43나노미터 전도성 채널 구현
반도체 미세 공정 경쟁이 갈수록 치열해지고 있는 가운데 국내 연구진이 1나노미터보다 작은 선폭의 전극을 실험실에서 구현했다고 발표해 주목된다.
연구팀은 전극과 반도체를 합쳐 1.743나노미터 두께의 회로선폭을 구현하는 데 성공했다.
반도체는 회로의 선폭을 가늘게 만들수록 성능 향상에 유리하다. 단위 면적당 더 많은 소자를 집적할 수 있기 때문이다. 현재 상용화된 반도체 미세공정의 회로선폭은 5나노미터다. 최근 인텔과 TSMC가 2024년까지 2나노 공정을 완성하겠다고 발표해 반도체 산업의 미세공정 경쟁은 더욱 치열해지고 있는 상황이다.
기초과학연구원(IBS) 다차원 탄소재료 연구단 이종훈·펑딩 그룹리더(UNIST 교수) 연구팀은 2차원 흑린을 이용해 4.3Å(0.43nm) 선폭의 전도성 채널(전극)을 구현했다고 29일 국제학술지인 나노레터스에 발표했다. 나노미터 한계를 뛰어넘어 옹스트롬(Å, 1Å은 0.1nm) 단위 선폭의 초극미세 반도체 소자 가능성을 실험적으로 제시한 것이다.
2차원 흑린은 ‘포스트 그래핀’ 시대의 주역이 될 반도체 소자로 꼽힌다. 두께가 원자 한 층 정도여서 실리콘 기반 반도체로 구현하기 힘든 유연하고 투명한 소자에 이용 가능하다. 또한 2차원 반도체 소자 중 전자이동도가 가장 크다. 그래핀과 달리 밴드갭(band gap)이 있어 전기를 통하게 했다가 통하지 않게 하는 제어도 쉽다.
연구진은 흑린 반도체에서 전극으로 활용될 수 있는 전도성 채널을 만들기 위해 여러 층으로 이루어진 흑린에 구리 원자를 삽입했다. 흑린에 얇은 구리 박막을 증착한 후 열처리를 하는 간단한 공정을 진행했다. 그러자 구리 원자가 2차원 흑린의 층과 층을 뚫고 0.43nm의 미세한 폭을 유지하면서 삽입됐다.
이종훈 교수는 “흑린과 구리가 한 층씩 적층된 것으로 오해할 수 있지만, 다층 흑린에 구리 박막을 증착하고 구리 원자를 저온 고체 확산법을 이용해 흑린 내에 침투시킨 것”이라고 설명했다. 아래 그림에서 보듯이 구리층이 여러 층의 흑린을 수직방향으로 뚫고 내려가면서 삽입됐다.
이 연구는 흑린 등 2차원 물질들을 실제로 반도체 소자화하기 위해 공정 과정에서 발생하는 결함을 연구하던 과정에서 발견됐다. 이종훈 교수는 “우리도 놀랐을 만큼 특이한 현상이었다”고 말했다.
연구진은 이를 원자분해능 투과전자현미경(TEM)을 통해 규명했다. 이렇게 형성된 0.43nm 두께의 전도성 채널은 반도체 소자의 전극으로 사용될 수 있다. 연구진은 전도체(구리)-반도체(흑린)-전도체(구리)로 이뤄진 반도체의 기본 소자 구조를 1.743나노미터로 구현한 실험결과를 제시했다.
이 실험은 새로운 방식으로 2나노미터 이하의 반도체 회로선폭 구현이 가능함을 보여준다. 현재 반도체 미세공정 경쟁은 더 짧은 파장의 빛으로 선폭을 더욱 미세하게 구현하는 노광기술 경쟁에 다름 아니다. 이번 연구팀이 개발한 방식은 노광 기술과 관계없이 물리적으로 2나노미터 이하의 선폭을 구현한 것이어서 미세공정 경쟁은 노광 기술 경쟁 이후에도 끝이 없이 이어질 가능성을 보여준다.
연구진은 “2차원 반도체 물질인 흑린을 이용한 초미세 반도체 소자 실현 가능성을 보여준 연구”며 “현재 반도체 공정에 사용될 수 있는 고상확산법을 이용했기 때문에 실제 응용 효과가 클 것”으로 기대했다.
◇논문명 : Anisotropic Angstrom-Wide Conductive Channels in Black Phosphorus by Top-down Cu Intercalation
◇저자 : 이석우 (IBS 다차원 탄소재료 연구단, UNIST 신소재공학과 박사과정, 제1저자), 이종훈·펑딩 그룹리더(IBS 다차원탄소재료연구단 그룹리더, UNIST 교수, 교신저자)
반도체 공정 선폭 (14나노, 10나노 7나노 등등)에 대한 오해
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들어가기 전에
삼성전자 반도체 부분 연구원으로 재직중이므로 민감한 사항에 대해서는 말할 수 없습니다.
틀린 내용이 있더라도 인터넷에 돌아다니는 내용수준에서만 정리합니다.
그 숫자가 그 선폭이 아니라고?
인터넷에서 가끔 반도체 (특히 CPU나 APU) 같은 내용에 대해서 거론 될 때에 인텔은 14nm 공정이고 TSMC 는 7nm 공정이라서 인텔에 비해서 TSMC의 공정을 사용하는 AMD의 라이젠이 훨씬 좋다.. 는 뉘앙스의 글들을 많이 접할 수 있다.
물론 아주 넓게 보면 틀린말은 아니지만, 사실상 반도체 부문에서 공정 scale이 더 이상 pitch – to – pitch 의 게이트의 최소선폭(정확히는 최소 선폭의 반)을 의미하지 않는 다는 사실을 많이들 모르고 있는 듯 하다.
게다가 공정 미세화 (Device shirink) 에는 핀 간격 / 게이트 간격 뿐 아니라 메탈 층 간격, SRAM 영역비 등이 모두 고려되어야 하기 때문에 예전과 같이 단순 선폭이 얇아지면 동작 전압이 낮아지고, 누설 전류가 줄어들어서 전성비와 효율이 올라감 이라고 설명하기도 어렵다.
즉, 지금 사용하고 있는 7nm 공정이란 진짜로 7nm 의 선폭으로 패터닝을 하고 회로를 새기는 게 아니다. (통상 리쏘그레피는 그보다 훨씬 큰 선폭으로 진행되며, 추후 Etching 시에 멀티 패터닝을 통해 미세화를 하긴 하지만 여전히 수 nm 스케일은 아니다.)
그럼 14nm 공정, 10nm 공정 7nm 공정 같은 소리는 대체 무엇이란 말인가?
결론부터 이야기하자면 그냥 마케팅 용어일 뿐이다.
….
이를 이해하기 위해서는 조금 배경설명이 필요하다.
반도체 업계의 절대 법칙
반도체 업계에 종사하지 않는 사람이라 할 지라도 한 번 쯤은 들어봤을 만 한 법칙이 있다.
바로 “무어의 법칙” 으로 이에 대해서는 주절주절 설명할 필요 없이 단 한장의 그래프로 설명이 가능하다.
반도체의 성능이 약 2년마다 2배씩 좋아진다는 경험적인 내용의 법칙으로 인텔의 공동 창립자인 고든 무어가 주장했다.
당시에는 반도체 직접회로는 (1965년 당시이니) 당연히 traditional planar 의 트렌지스터 (Source – Drain – Gate) 를 사용했고, 결국 성능은 얼마나 많은 Transitor 를 직접했는가에 따라 결정되었을 테니, 통상 2배의 성능 = 2배 더 많은 트렌지스터로 귀결되었고 2배 더 많은 트렌지스터를 직접하기 위해서는 선폭을 30%씩 줄여나가야 했다. (면적은 길이의 제곱이므로 길이가 0.7로 줄면 면적은 0.7 x 0.7 = 0.49 약 반으로 줄어듬)
그래서 반도체 공정이 전 세대 대비 30%씩 계속 줄어들게 이름을 지어놨다. (공정 이름은 ITRS 에서 이미 명명되어 있다.)
45nm 공정 -> 32nm 공정 -> 22nm 공정 -> 14nm 공정 -> 10nm 공정 -> 7nm 공정 -> ….
Paolo Gargini (Fellow of IEEE) IRDS 2017 에서 인용
따라서 일반적으로는 성능을 2배로 올리기 위해서 선폭을 70% 로 줄여나가는게 당연시 되었고 사실 일반적인 평평한 planar 트렌지스터에서는 선폭을 줄이면 단순 직접도의 증가 뿐 아니라 누설전류와 작동 전압에서 모두 이익을 얻게 되니 한동안 반도체 칩의 발전 = 공정의 미세화 같은 공식이 성립되었다. (이 과정에서 선폭은 정말 세대마다 전 세대 대비 0.7의 비율로 줄어든다.)
그리고 반도체 업계의 대부이자 전설적인 존재와도 같은 고든 무어의 법칙은 정말 경험적으로 꽤 오랫동안 적중하게 된다.
그러나 당연하게도 반도체 직접회로의 성능은 공정 미세화로써만 이루어지는 게 아니다. 신소재 (ULK 공정) 의 사용, 트렌지스터 구조의 변화 (Fin-FET 3D 구조), 핀의 높이 조절과, 메탈레이어의 조절로 LPE, LPP 로 이어지는 공정 성숙화 등등 다양한 요인들로 인하여 성능이 향상되는데 문제는 이런 개선으로 인한 성능향상은 공정 미세화만큼 가시적이고 정량적이지 않다. 따라서 각 Foundary 사에서는 마치
“옛날로 치면 직접도를 두배향상 시킨 것 만큼의 성능 향상이 있습니다. 그러니까 거의 14nm의 2배 성능이니 10nm 급이라고 할 수 있습니다.”
라는 느낌으로 마케팅을 한다. 따라서 10nm 공정이니 7nm 공정이니 하는 것도 결국에는 그냥 과거 대비 성능이 2배정도 좋아졌음 이란 뜻이지 실제적으로 전 세대에 비해서 2배의 직접도를 가진다는 고전적인 의미는 아니다. (물론 실질적으로 최소 선폭도 당연히 미세화 되었겠지만, 이게 다양한 layer 의 어떤 pitch를 가지고 말하는지는 각 사에서 공개하지 않으므로 사실상 그냥 마케팅 용어라고 부르는게 맞다.)
그리고 성능 개선은 했지만 그 수준이 미비할 때, 위에 있는 로드맵에 맞지 않는 (직접도 2^n 배에 어긋나는) 8nm, 9nm 같은 파생 공정이 발생한다.
그럼 인텔의 14nm++ 는 무엇인가?
따라서 공정 노드만을 가지고 다른 제품을 1:1로 비교하는 것은 사실상 불가능하다. 성능에는 선폭 미세화 말고도 고려해야할 것이 너무나도 많기 때문에… 게다가 인텔의 14nm 는 (물론 전체 scheme 자체가 다 그런건 아니지만) 정말로 pitch-to-pitch 가 거의 30nm에 가까운데(…) 그래서 통상적으로 인텔의 14nm 공정은 타사의 10nm 또는 그 보다 미세 공정에 필적한다고 이야기 하기도 한다. 게다가 공정이 일단 안정화되서 수율이 올라가기 시작하면 게이트 피치나 interconnect 피치등을 조절해가면서 배선 저항을 줄이거나 발열을 제어하여 흔히 말하는 전성비를 얻어가는 LPP (Low power plus 또는 단순히 뒤에 + 를 붙이는 ) 공정으로 자연스럽게 전환한다.
각사의 14nm 공정 노드 spec 비교 (wiki 발췌)
따라서 결론만 놓고 보면 7nm, 5nm 같은 공정 노드가 작으면 작을 수록 좋은 것은 맞다. 다만 이는 반도체 직접회로를 제작하는 데 있어서 어떤 세대의 차이를 의미하지 그 숫자가 절대적인 의미를 가진다고 오해해서는 안된다.
조악한 비유이긴 하지만
그랜져 2018년식은 아반때 2020년에 비하면 물론 2세대나 뒤쳐졌지만 여전히 아반때에 비해서 여러가지 장점을 가지고 있다. (승차감, 내부 공간, 인테리어 등..) 다만 아반때는 최신형 기술이 탑재되어 있고 또한 보다 좋은 연비를 가지고 있을 가능성이 크다. 따라서 무조건 최신 기술로 만들어진 차가 좋은 차라고 말할 수 없고, 그 반대도 마찬가지이다.
다만 보다 좋은 성능 보다 좋은 전력 performence 가 필수적인 반도체 직접회로에서 “통상적으로” 최신 공정은 최고의 성능을 위한 필수 불가결한 전제이니 만큼 아직까지 2017년에 양산에 돌입한 Intel 공정이 분명 불리함을 많이 가지고 있음에는 분명하다.
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[지금은 과학] 반도체 회로선폭, 2나노 이하도 가능하다
IBS 연구진이 흑린과 구리를 이용해 나노미터급 반도체 회로선폭을 구현했다. 그림은 0.43나노미터 폭의 전도성 채널을 투과전자현미경(TEM)으로 관찰한 구조와 일러스트. Nano Letters誌 표지 이미지.[사진=IBS] [아이뉴스24 최상국 기자] 반도체 미세 공정 경쟁이 갈수록 치열해지고 있는 가운데 국내 연구진이 1나노미터보다 작은 선폭의 전극을 실험실에서 구현했다고 발표해 주목된다.
연구팀은 전극과 반도체를 합쳐 1.743나노미터 두께의 회로선폭을 구현하는 데 성공했다.
반도체는 회로의 선폭을 가늘게 만들수록 성능 향상에 유리하다. 단위 면적당 더 많은 소자를 집적할 수 있기 때문이다. 현재 상용화된 반도체 미세공정의 회로선폭은 5나노미터다. 최근 인텔과 TSMC가 2024년까지 2나노 공정을 완성하겠다고 발표해 반도체 산업의 미세공정 경쟁은 더욱 치열해지고 있는 상황이다.
기초과학연구원(IBS) 다차원 탄소재료 연구단 이종훈·펑딩 그룹리더(UNIST 교수) 연구팀은 2차원 흑린을 이용해 4.3Å(0.43nm) 선폭의 전도성 채널(전극)을 구현했다고 29일 국제학술지인 나노레터스에 발표했다. 나노미터 한계를 뛰어넘어 옹스트롬(Å, 1Å은 0.1nm) 단위 선폭의 초극미세 반도체 소자 가능성을 실험적으로 제시한 것이다.
반도체 물질인 흑린 내에 구리 원자 삽입을 통해 형성한 전도성 채널의 전기적 특성을 전도성 원자력간현미경(C-AFM)으로 측정했다(하얀색 선으로 보이는 부분이 구리 원자 삽입을 통하여 형성한 전도성 채널).[사진=IBS]
2차원 흑린은 ‘포스트 그래핀’ 시대의 주역이 될 반도체 소자로 꼽힌다. 두께가 원자 한 층 정도여서 실리콘 기반 반도체로 구현하기 힘든 유연하고 투명한 소자에 이용 가능하다. 또한 2차원 반도체 소자 중 전자이동도가 가장 크다. 그래핀과 달리 밴드갭(band gap)이 있어 전기를 통하게 했다가 통하지 않게 하는 제어도 쉽다.
연구진은 흑린 반도체에서 전극으로 활용될 수 있는 전도성 채널을 만들기 위해 여러 층으로 이루어진 흑린에 구리 원자를 삽입했다. 흑린에 얇은 구리 박막을 증착한 후 열처리를 하는 간단한 공정을 진행했다. 그러자 구리 원자가 2차원 흑린의 층과 층을 뚫고 0.43nm의 미세한 폭을 유지하면서 삽입됐다.
이종훈 교수는 “흑린과 구리가 한 층씩 적층된 것으로 오해할 수 있지만, 다층 흑린에 구리 박막을 증착하고 구리 원자를 저온 고체 확산법을 이용해 흑린 내에 침투시킨 것”이라고 설명했다. 아래 그림에서 보듯이 구리층이 여러 층의 흑린을 수직방향으로 뚫고 내려가면서 삽입됐다.
이 연구는 흑린 등 2차원 물질들을 실제로 반도체 소자화하기 위해 공정 과정에서 발생하는 결함을 연구하던 과정에서 발견됐다. 이종훈 교수는 “우리도 놀랐을 만큼 특이한 현상이었다”고 말했다.
흑린 사이에 형성된 나노 단위 미만 선폭의 전도성 채널. 구리 원자를 저온 고체 확산법을 이용해 흑린 내에 침투시키면 나노미터 이하 선폭을 갖는 전도성 채널을 형성할 수 있다. [사진=IBS]
연구진은 이를 원자분해능 투과전자현미경(TEM)을 통해 규명했다. 이렇게 형성된 0.43nm 두께의 전도성 채널은 반도체 소자의 전극으로 사용될 수 있다. 연구진은 전도체(구리)-반도체(흑린)-전도체(구리)로 이뤄진 반도체의 기본 소자 구조를 1.743나노미터로 구현한 실험결과를 제시했다.
두 개의 전도성 황색 영역(구리 삽입을 통한 전도성 채널)과 그 사이에 형성된 반도성 청색 영역(흑린)으로 1nm 단위의 전자소자 구현이 가능함을 보여준다.[사진=IBS]
이 실험은 새로운 방식으로 2나노미터 이하의 반도체 회로선폭 구현이 가능함을 보여준다. 현재 반도체 미세공정 경쟁은 더 짧은 파장의 빛으로 선폭을 더욱 미세하게 구현하는 노광기술 경쟁에 다름 아니다. 이번 연구팀이 개발한 방식은 노광 기술과 관계없이 물리적으로 2나노미터 이하의 선폭을 구현한 것이어서 미세공정 경쟁은 노광 기술 경쟁 이후에도 끝이 없이 이어질 가능성을 보여준다.
연구진은 “2차원 반도체 물질인 흑린을 이용한 초미세 반도체 소자 실현 가능성을 보여준 연구”며 “현재 반도체 공정에 사용될 수 있는 고상확산법을 이용했기 때문에 실제 응용 효과가 클 것”으로 기대했다.
◇논문명 : Anisotropic Angstrom-Wide Conductive Channels in Black Phosphorus by Top-down Cu Intercalation
◇저자 : 이석우 (IBS 다차원 탄소재료 연구단, UNIST 신소재공학과 박사과정, 제1저자), 이종훈·펑딩 그룹리더(IBS 다차원탄소재료연구단 그룹리더, UNIST 교수, 교신저자)
나노미터 경쟁, 반도체 공정은 어떤 의미일까?
나노미터 경쟁, 반도체 공정은 어떤 의미일까? 권택경 [email protected]
[IT동아 권택경 기자] 요즘에는 반도체가 안 들어가는 물건을 찾아보기 힘들다. 예전엔 IT 기술과 거리가 멀었던 제품들도 이젠 반도체가 들어가기 시작했다. 사물인터넷(IoT) 시대, 자율주행 전기차 시대가 성큼 다가오면서 생긴 변화다. 그러다 보니 반도체 수요가 폭증했고, 최근에는 공급 부족 현상도 벌어지고 있다. 반도체 생산 업체들의 수주 경쟁도 치열해졌다.반도체를 위탁 생산하는 파운드리 업계에서는 1위 TSMC를 그 뒤를 쫓는 삼성전자의 경쟁이 치열하다. 관련 뉴스들을 보다 보면 몇 나노 공정을 언제까지 도입하겠다느니 하는 말이 많이 보인다. 근데 이 공정이라는 거, 나노 앞에 붙는 숫자가 작을수록 좋다는 건 알겠는데 정확히 무슨 의미일까?
가늘게, 더 가늘게
결론부터 말하자면 반도체 공정에서 말하는 ‘나노미터’는 반도체 안에서 전기 신호들이 지나다니는 길, 그러니깐 전기 회로의 선폭을 가리킨다. 숫자가 작을수록 그만큼 반도체에 새겨진 전기 회로가 가늘다는 얘기다. 1nm(나노미터)가 10억분의 1미터니깐, 5nm 공정이라는 건 반도체에 5억분의 1미터 정도로 가는 전기 회로를 새길 정도로 정밀한 기술로 반도체를 만들었다는 뜻이다.
공정을 미세화하면 얻을 수 있는 이점은 한둘이 아닌데, 먼저 생산 효율이 높아진다. 반도체가 정확하게 어떻게 만들어지는지는 몰라도, 반도체 공장에서 직원들이 번쩍거리는 원판을 이리저리 살펴보는 장면 정도는 본 적 있지 않은가? 이 반도체 원판을 ‘웨이퍼’라고 부른다.
이 웨이퍼를 다이라는 작은 사각형 형태로 쪼개서 만드는 게 우리가 아는 반도체 칩이다 (출처=인텔)
우리가 보통 반도체 또는 반도체 칩이라고 부르는 건 이 웨이퍼로 만든 집적 회로(Integrated Circuit, IC)를 뜻한다. 집적 회로는 웨이퍼를 다이(Die)라는 작은 사각형 형태로 쪼개서 거기다 전기 회로를 새겨넣고 트랜지스터라는 걸 박아 넣어서 만든다. 공정이 미세할수록 다이 크기를 줄일 수 있으니 한 웨이퍼로 더 많은 집적 회로를 생산할 수 있다.
같은 다이 안에 더 세밀하게 회로를 새길 수 있으니 트랜지스터도 더 많이 넣을 수 있다. 트랜지스터 개수는 반도체 성능을 결정짓는 중요한 요소다. 트랜지스터가 많으면 많을수록 성능도 높아진다. 참고로 5nm 공정으로 제작된 애플 M1 칩에는 트랜지스터 160억 개가 들어가 있다.
5nm 공정이 적용된 애플 M1 칩에는 트랜지스터가 160억 개 들어갔다. TSMC가 위탁 생산 중이다 (출처=애플)
트랜지스터라는 건 전기 신호를 증폭하고 스위치 역할을 한다. 여기서 중요한 건 스위치 역할인데, 손가락으로 숫자를 계산할 때를 생각해보자. 손가락을 펴고 접는 거로 ‘있음’, ‘없음’을 구분하지 않는가? 트랜지스터는 신호를 켜고 끄는 것으로 컴퓨터가 이진법으로 계산할 때 알아야 할 0과 1이라는 정보를 구분하는 역할을 한다고 보면 된다.
우리 손가락은 10개이기 때문에 숫자 10까지는 암산할 필요도 없이 쉽게 세고 계산할 수 있는데, 만약 손가락이 20개라면 10이 넘는 숫자를 계산하는 것도 더 수월하지 않겠는가? 비슷한 원리로 트랜지스터가 많을수록 계산 성능도 높아지는 것이다.
사실 공정 미세화를 안 해도 마음만 먹으면 다이 크기를 키워서 트랜지스터 개수를 늘릴 수 있다. 그런데 그러면 한 웨이퍼에서 나오는 반도체 숫자가 줄어드니 생산 효율이 떨어진다. 게다가 공정 단위가 클수록 같은 성능이라도 전력 소모나 발열이 커진다. 예를 들어 4명이 400m 이어달리기를 할 때와 같은 인원으로 1600m 이어달리기를 할 때를 비교해서 생각해보자. 인원은 같은데, 거리가 늘어나면 한 사람이 더 많은 거리를 이동해야 하니 힘도 더 들고 땀도 더 난다.
반도체도 마찬가지다. 미세공정으로 만든 반도체는 좁은 면적에 더 많은 트랜지스터가 밀집되어 있으니 전자가 이동하는 거리도, 시간도 줄어들고 그래서 더 빨리 작동하고, 에너지도 덜 든다. 에너지가 덜 드니깐 그만큼 전자가 움직일 때 발생하는 열도 줄어든다. 그래서 공정을 미세화할수록 성능은 뛰어난데, 전력 소모와 발열은 줄일 수 있다는 거다.
공정 미세화, 왜 어려울까?
공정 미세화에 이렇게 이점이 많다 보니 반도체 업체들은 이제 미세공정을 거쳐서, 초미세공정 경쟁에 들어가고 있다. 삼성전자와 TSMC는 현재 5나노 칩셋을 생산 중이고 내년에는 3나노 양산을 시작하겠다는 계획이다. 그런데 인텔처럼 아직 한 자릿수에 진입도 못 하고 있는 업체도 있다.
TSMC나 삼성전자가 워낙 앞서있어서 그렇지 사실 공정 미세화라는 게 원래 쉬운 게 아니다. 여러모로 기술적 난제가 많다. 일단 회로를 가늘게 그려 넣는 것부터가 쉽지 않다. 반도체에 회로를 파내기 전에 밑그림을 그려주는 과정을 노광이라고 하는데, 기존 공법으로는 선을 더 가늘게 하는 데 한계가 있다.
그래서 필요한 게 EUV 노광장비다. EUV 노광장비는 이름 그대로 극자외선(Extreme UltraViolet)을 쓴다. 기존 불화아르곤 레이저보다 빛 파장이 짧아서 회로를 더 세밀하게 그릴 수 있다. 쉽게 말해 그냥 굵은 연필심으로 그리던 걸 얇은 샤프심으로 그리게 됐다는 의미다.
웨이퍼에 빛을 쬐어 회로 밑그림을 새기는 과정을 노광이라고 한다. 사진은 초미세공정에 필수적인 EUV 노광장비 (출처=ASML)
그런데 이 EUV라는 걸 현재까지는 네덜란드에 있는 ASML이라는 업체 단 한 군데에서만 생산하고 있다. 그러다 보니 아무래도 만들 수 있는 숫자도 한정적이고, 그래서 항상 모자라다. 요즘 반도체 공급 부족 현상이 벌어지는 것도 애당초 미세공정 반도체 생산에 필요한 이 EUV 노광장비 자체가 공급 부족인 데에도 원인이 있다. 반도체 생산 업체들이 EUV 노광장비를 확보하려고 혈안이 된 이유다.
공정 미세화를 어렵게 만드는 또 다른 복병이 있다. 바로 ‘양자 터널링’ 현상이라고 부르는 건데, 이름처럼 양자역학이랑 연관이 있다. 양자역학은 머리 터질 정도로 복잡하고 난해하기로 유명하지만 터널링 현상을 뭔지 정도는 수박 겉핥기 수준 지식만으로도 이해할 수 있다.
우리가 볼링을 할 때를 생각해보자. 볼링공을 던지려다 손이 미끄러져서 그만 레일 옆 도랑에 공이 빠져버렸다. 똥통, 아니 ‘거터’라고 부르는 도랑인데, 공은 파져있는 도랑을 그대로 따라서 얌전히 굴러가게 돼 있다. 이게 우리 세상 상식이고, 고전 물리학 법칙이다.
도랑에 빠진 공은 도랑을 따라 굴러가는 게 당연한 상식이다. 근데 양자역학의 세계에선 얘기가 달라진다 (출처=셔터스톡)
근데 양자역학이 적용되는 나노 단위 미시 세계에서는 볼링공이 유령이라도 된 것처럼 도랑을 뚫고 멋대로 굴러가는 일 같은 게 벌어질 수 있다. 이게 터널링 현상이다. 반도체에 새겨진 회로를 따라 얌전히 흘러야 할 전자가 회로를 넘어서 원치 않은 방향으로 흘러가는 거다. 공정이 워낙 미세해지다보니 양자역학의 법칙이 지배하는 나노 세계까지 도달해버린 탓이다.
터널링 현상이 일어나면 전자가 설계대로 움직이지 않으니 반도체가 오작동을 일으키는 데다, 줄줄 새는 전자 때문에 누설 전류도 발생한다. 그래서 초미세공정 반도체를 만들 때는 이 터널링 현상을 어떻게 해결할지가 중요한 관건이 된다. 반도체 공정 발전이 갈수록 더뎌지는 것도 이런 문제를 해결하는 게 쉽지 않기 때문이다.
글 / IT동아 권택경 ([email protected])
삼성전자, 세계 최초 3나노 반도체 양산…미세공정 한계 돌파
삼성전자, 세계 최초 3나노 파운드리 양산 ▶ 여기를 누르시면 크게 보실 수 있습니다
[그래픽] 삼성전자 3나노 반도체 세계 첫 양산삼성전자 화성캠퍼스 ▶ 여기를 누르시면 크게 보실 수 있습니다
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삼성전자[005930]는 세계 최초로 파운드리(반도체 위탁생산) 3나노미터(㎚, 10억분의 1ｍ) 공정 초도 양산을 시작했다고 30일 공식 발표했다.반도체 회로 선폭을 의미하는 3나노 공정은 현재 반도체 제조 공정 가운데 가장 앞선 기술로, 이 공정에선 파운드리 업계 1위 기업인 대만 TSMC보다 삼성전자가 앞섰다. 지금까지 삼성전자와 TSMC의 최선단(최소선폭) 공정은 4나노였다.회로 선폭을 미세화할수록 반도체 소비전력이 감소하고 처리 속도가 향상되는데 삼성전자는 이번 3나노 공정에서 차세대 트랜지스터 구조인 ‘GAA'(Gate-All-Around) 신기술을 세계 최초로 적용하며 기술 혁신을 이뤄냈다.GAA 기술은 공정 미세화에 따른 트랜지스터의 성능 저하를 줄이고, 데이터 처리 속도와 전력 효율을 높일 수 있어 기존 핀펫(FinFET) 기술에서 한 단계 진보된 차세대 반도체 핵심 기술로 손꼽힌다.삼성전자는 3나노 GAA 1세대 공정이 기존 5나노 핀펫 공정과 비교해 전력을 45% 절감하면서 성능은 23% 높이고, 반도체 면적을 16% 줄일 수 있다고 설명했다. 내년에 도입될 예정인 3나노 GAA 2세대 공정은 전력 50% 절감, 성능 30% 향상, 면적 35% 축소 등의 성능이 예상된다고 회사는 설명했다.이번 3나노 공정은 첨단 파운드리 EUV(극자외선) 공정이 적용되는 삼성전자 화성캠퍼스 S3 라인에서 생산된다.삼성전자는 고성능 컴퓨팅(HPC, High-Performance Computing)용 시스템 반도체 양산에 3나노 공정을 우선 적용하고 향후 모바일 SoC(시스템온칩) 등으로 확대한다는 방침이다.최시영 삼성전자 파운드리사업부장(사장)은 “삼성전자는 파운드리 업계 최초로 FinFET, EUV 등 신기술을 선제적으로 도입하며 빠르게 성장해 왔고, 이번에 GAA 기술을 적용한 3나노 공정의 파운드리 서비스를 세계 최초로 제공하게 됐다”며 “앞으로도 차별화된 기술을 적극적으로 개발하고, 공정 성숙도를 빠르게 높이는 시스템을 구축해 나가겠다”고 밝혔다.삼성전자는 이번 3나노 양산을 계기로 세계 1위 파운드리 기업 대만 TSMC 추격에 속도를 낸다는 계획이다.대만 시장조사업체 트렌드포스에 따르면 올해 1분기 기준 세계 파운드리 시장 점유율은 TSMC가 53.6%로 1위였고, 삼성전자가 16.3%로 2위였다.TSMC는 삼성전자에 이어 올해 하반기 중 3나노 반도체 양산을 시작하고, GAA 기술은 2나노 공정부터 적용할 계획인 것으로 알려졌다.삼성전자는 이번 3나노 반도체 양산에 이어 2025년 GAA 기반 2나노 공정을 시작할 예정이다.
“반도체 미세공정 경쟁, 2~3 나노가 한계…이젠 3D 소자 연구”
[최준호의 첨단의 끝을 찾아서] 나노종합기술원과 KAIST‘세계 파운드리(반도체 위탁생산) 1위 대만 TSMC, 타이난에 있는 공장(팹18)에 3나노 반도체 생산장비 설치 시작. 2022년 본격 양산에 돌입.’(8월4일) ‘인텔, 2024년에 2나노급 ‘20A’ 반도체 양산해 현재 앞서 있는 삼성전자와 TSMC 추월 선언.’(7월26일) ‘삼성전자, 2022년에 3나노미터 1세대 공정 양산할 계획.’(7월29일)
조병진 KAIST 전기 및 전자공학부 교수 인터뷰
반도체 업계 초미세 공정 경쟁 뜨거워
물리적으로 보는 한계는 2~3나노
한국 정부의 연구개발 지원 모자라
기업들이 석·박사까지 재교육시켜야
1nm(나노미터)는 10억분의 1m. 머리카락 굵기의 10만분의 1 세계다. 세계 반도체 기업들의 초미세 공정 경쟁이 뜨겁다. 이들이 파고드는 나노의 세계는 반도체 회로 선폭의 굵기를 말한다. 보다 작은 면적에 더 많은 회로를 그려 넣는 기업이 세계 반도체 시장을 석권한다.
대전 KAIST 캠퍼스 안에 자리한 나노종합기술원은 국내 반도체 테스트베드의 대표적 현장이다. 실리콘 웨이퍼에 반도체 회로를 그려 내는 노광장비 등 고가의 첨단 반도체 장비 200여대와 전문인력을 보유한 국내 최대 규모의 관련 공공기관이다. 중소기업은 물론 대기업들도 실리콘 기반의 반도체를 연구·개발하기 위해 나노종합기술원을 활용하고 있다. KAIST를 비롯, 반도체를 연구하는 대학의 교수와 학생도 마찬가지다. 워낙 고가인 탓에 국내 기업과 대학들이 다양한 반도체 관련 장비를 자체적으로 모두 마련하기는 어렵다. 삼성전자의 경우에도 생산시설엔 세계 최고 수준의 장비를 갖추고 있지만, 연구개발쪽엔 부족한 부분이 있다. 지난 13일 나노종합기술원 시설을 둘러보고, 같은 건물에 연구실을 둔 조병진(58) KAIST 전기 및 전자공학부 교수를 만나 반도체 연구개발의 현주소와 미래를 물어봤다. 조 교수는 반도체 소자 전공으로, 최근에는 지능형 반도체 연구에 몰두하고 있다.
삼성전자와 대만 TSMC를 중심으로 파운드리 경쟁이 뜨겁다. 왜 TSMC인가.
초기의 세계 주요 반도체 회사들은 원래 설계부터 생산까지 모든 것을 다 했다. 하지만 생산엔 어마어마한 규모의 시설이 필요했다. 그래서 생겨난 비즈니스가 파운드리, 즉 ‘반도체 위탁생산’이라는 것이다. 반도체를 설계한 뒤 소량 다품종 생산을 해야 하는 비메모리, 즉 로직소자 생산에 적합한 형태다. 대만의 모리스 창이 1987년 설립한 TSMC가 시작이었다. 한국은 처음부터 메모리로 반도체 사업을 시작했다. 비메모리, 다시 말해 로직 소자는 소규모로만 하고 있었다. 그런데 비메모리 시장은 시간이 흐를수록 더 빨리 성장했다. 인공지능(AI)으로 대표되는 4차산업혁명의 영향이 본격적이다. 현재 세계 반도체 시장에서 메모리와 비메모리가 차지하는 비율이 30대 70이다. 삼성전자는 메모리 분야에선 세계 1위이지만, 파운드리 사업은 2005년에서야 손을 대기 시작했다. 데이터를 단순히 저장하는 메모리 소자와 연산을 처리하는 비메모리의 소자는 완전히 다르다. 이 분야에서 1등을 따라잡기가 쉽지 않은 이유다.
왜 미세공정 경쟁을 벌이나.
세계 반도체 경쟁 중 대표적인 분야가 초미세 공정이다. 웨이퍼 한 장에 더 많은 반도체를 생산할 수 있으면 생산성은 높아지고 가격은 내려간다. 게다가 반도체 회로가 작을수록 소비전력은 줄어들고, 정보처리 속도는 빨라진다. 세계 주요 반도체 회사들이 초미세공정 경쟁을 벌이는 이유다. 반도체 칩 하나에는 수십억 개 이상의 트랜지스터가 들어 있다. 트랜지스터는 쉽게 말하면 껐다 켰다 할 수 있는 스위치다. 전자가 양단의 폭 사이를 지나가거나 안 지나가거나 하는 거다. 그 간격이 짧을수록 소자의 동작이 빨라진다. 연구자들은 지난 50년간 반도체를 더 작게 만들기 위해 노력해 왔다. 초미세 공정의 핵심 중 하나가 최첨단 노광장비인데, 네덜란드 ASML이 10nm 이하의 회로를 그릴 수 있는 극자외선(EUV) 노광장비를 독점생산하고 있다.
ASML 장비가 핵심이라면, 삼성전자와 TSMC 간 기술력 차이가 무슨 의미인가.
같은 초미세공정 장비를 사용하더라도 소자기술, 소재 균일도, 공정기술 등에 따라 반도체 수율의 차이가 결정된다. 반도체라는 것이 한두 개 만들기는 쉽다. 칩 하나에 트랜지스터가 현재 10억 개 이상 들어간다. 이 10억 개 이상의 트랜지스터가 균일하게 동작해야 한다. 그 칩이 웨이퍼에 최소 100개 이상 들어간다. 많이 들어가면 500개 이상 들어간다. 웨이퍼 한 장에 트렌지스터가 1조 개 들어간다는 얘기다. 한 달에 1만 장의 웨이퍼를 생산한다면 1만조 개의 트랜지스터가 균일한 동작을 해야 한다. 그만큼 어려운 기술이다.
어디까지 작게 만들 수 있을까.
미세공정에는 극복해야 할 문제가 있다. 양단의 사이가 멀면 스위치를 껐을 때 전자의 흐름이 확실히 차단이 되는데, 가까워지면 스위치를 꺼도 전자의 일부가 건너간다. 소위 ‘누설전류’라 부르는 거다. 가까워질수록 완전히 차단하기 어려워진다. 즉 끈 상태인 0과 켠 상태인 1의 정확한 구분이 안 될 수 있다. 누설전류가 많으면 대기 상태의 전력소모도 많아진다. 트랜지스터가 제대로 동작할 수 있는 한계가 예전 1980년대에는 100나노라고 얘기했다가, 90년대 와서는 50나노 정도라고 했다. 하지만 기술 발달이 그 한계를 계속 극복해 왔다. 이제는 5나노, 3나노를 얘기하고 있다. 지금에 생각해 보면 100나노는 운동장이다. 학계에서 트랜지스터의 물리적인 사이즈의 한계를 2~3나노라고 본다. 이제 세계는 반도체 소자를 작게 만드는 기술은 한계에 거의 도달했다고 본다.
그간 한계를 어떻게 극복해왔나.
노광장비의 발전도 있었지만, 트랜지스터 구조에도 획기적인 혁신이 있었다. 버클리대 첸밍후 교수의 연구를 바탕으로 2011년 인텔이 22nm에서 핀펫(FinFETㆍFin field-effect transistor) 구조를 도입하면서 한계를 한 차례 돌파했다. 이후 회로의 선폭은 점점 더 작아졌다.앞으로 또 어디까지 더 내려갈지는 알 수 없다. 하지만 반도체 회사들이 3nm 기술이라고 부르는 게 물리적 사이즈가 3nm라는 뜻은 아니다. 하나의 상징적인 이름이다. 20nm 부근부터 크기를 줄이지 않아도 성능이 개선되면 그런 식으로 낮춰 부르고 있다. 요즘 터보엔진 승용차에서 실제 배기량과 모델 표기가 다른 것이 비슷한 사례다. TSMC에서 2~3nm 기술이라고 부를 때 실제 트랜지스터의 물리적 사이즈는 5nm 정도일 거다.
앞으로도 더 진화할 수 있을까.
이제 연구자들이 다른 방법을 통해 반도체의 성능을 개선하는 연구를 하기 시작했다. 예를 들면 우리 연구실에선 ‘모놀리틱 3D(M3D) 집적기술’이라는 것도 하고 있다. 반도체 칩이란 게 실리콘 웨이퍼 위에 소자를 만들고, 금속 배선을 연결하는 건데, 지금까지는 이걸 보다 더 작게 만들려고 애썼다. M3D 집적기술은 실리콘 웨이퍼에 소자를 만들고 연결한 뒤 그 위에 다시 얇은 실리콘을 또 붙이고 소자를 만드는 방식이다. 이렇게 2층, 3층의 소자를 만드는 거다. TSMC도 이걸 활발하게 연구하고 있다. 이 외에도 전기 대신 자기 스위치를 쓰는 스핀 소자 등 새로운 개념들이 연구되고 있다.
국내에 반도체 연구인력이 부족하다고 들었다. 왜인가.
정부에서 꽤 오랫동안 대학에서의 실리콘 반도체 연구개발(R&D) 지원을 제대로 해 주질 않았다. 기업에서 잘하고 있으니 정부가 굳이 나서야 하느냐는 생각이었을 것이다. 한동안 과기부 R&D 과제 공모에 실리콘 반도체 연구 분야 자체가 없었다. 그래서 실리콘 반도체를 전공은 많은 연구자가 다른 분야를 연구할 수밖에 없었다. 당연히 대학에서도 그런 연구자를 잘 뽑지 않았고, 따라서 대학원생들도 없었다. 그 결과 반도체 연구자들의 수가 크게 줄었다. 삼성전자에서 반도체를 전공한 인력을 뽑고 싶어도 사람이 없다. 그러다 보니 전공에 관계없이 공대를 졸업한 사람이면 아무나 뽑아 재교육을 시키고 있는 실정이다. 요즘은 원자력을 전공한 학생들도 갈 곳이 없어 삼성전자에 지원한 경우들이 있다.
그래도 한국이 메모리 분야에선 세계 1위 아닌가.
지금 한국의 반도체를 이끌고 있는 50~60대는 대학 입학 당시 최고의 인재들이었다. 전자과가 의대보다 높던 시절도 있었다. 안타까운 일이지만 80년대에 반도체를 전공한 학생들과 지금 학생들은 여러모로 차이가 크다. 지금은 전국 의대 다 돌고서야 서울대 공대나 KAIST로 오고 있지 않나. 이게 당장은 몰라도 20~30년 뒤엔 표시가 난다. 지금처럼 가면 다음 세대 한국 반도체는 현재 위치를 보장할 수 없다. 최근에 와서 다시 반도체가 중요하다고 하니 반도체학과를 만드는 등 지원을 늘리고 있다. 운동경기처럼 산업도 한 분야에서 잘하려면 선수층이 두터워야 한다. 현재 우리나라 수출에서 반도체가 20% 이상을 차지한다는 점을 고려해야 한다. 지금도 늦지 않았다.
사실 연구인력만 부족한 게 아니다. 공공기관 중에선 국내에서 유일하게 실리콘 기반 ‘첨단 반도체 장비’를 보유하고 있다는 나노종합기술원에는 지난 3월부터 20nm 수준의 반도체 회로를 그릴 수 있는 노광장비 ArF 이머전 스캐너를 가동하기 시작했다. 삼성전자가 10여 년 동안 쓰던 중고장비를 어렵게 인수한 거다. 지난해까지는 2009년 하이닉스에서 받아온 180nm 급 KrF 스캐너를 썼다. 국내 대학과 기업 연구자들이 현재 활용할 수 있는 최첨단 장비들이란 얘기다. 삼성전자와 SK하이닉스에서 석·박사 졸업생까지 재교육해야 하는 이유다. 네덜란드 ASML이 독점하고 있는 첨단 EUV 노광장비의 대당 가격은 2000억원, 부동산 세수 증가 여유 덕분에 국민 88%에게 수십만원씩 나눠준다는 5차 재난지원금의 규모는 15조 7000억원이다.
반도체 ‘nm’의 의미는? 공정미세화의 핵심 열쇠인 Fin-FET
이처럼 파운드리(반도체 제조/양산 전문) 업체들은 선폭을 줄임과 누설전류를 동시에 줄일 수 있는 방법들을 고민했고 현재 양산되고 있는 구조가 바로 ‘Fin-FET(핀펫)’구조이다. 상어의 지느러미를 나타내는 ‘Fin’은 기존 평면구조의 소스와 드레인을 지느러미처럼 3차원 구조로 세우는 것이 핵심이다. 기존 2D 방식의 반도체는 오로지 한 개의 게이트(스위치)만이 채널의 도통 여부를 결정했다면 이제는 3면(상, 좌, 우)의 게이트가 채널의 도통 여부를 결정하게 된다. 이에 따라 채널 off 시 2D 구조에 비해 누설되는 전류를 더욱 확실하게 억제할 수 있다.
핀펫 공정은 인텔을 필두로 삼성전자, 글로벌파운드리(GF), UMC, TSMC 등이 도입하고 있다. 인텔은 2014년 14nm 핀펫공정을 처음 도입한 이래로 2017년 하반기 10nm 공정을 도입했다. 삼성전자는 14nm부터 핀펫 공정을 도입했으며 2016년 10월 10nm 핀펫 공정을 업계 최초로 양산했다. 대만의 TSMC는 16nm부터 핀펫 공정을 도입해 17년 하반기 7nm 공정까지 핀펫 적용을 성공리에 마치며 삼성전자를 추월했다. 또한 18조 원 규모의 투자를 통해 5~3나노 개발에도 박차를 가하고 있다.
그렇다면 Fin-FET이 적용된 반도체는 기존 반도체에 비해 얼마나 뛰어날까 의문을 가질 수 있다. 삼성전자의 3D Fin-FET 공정기술의 적용 사례를 보면 첫 번째로 ‘퀄컴 스냅드래곤 835’AP(Application Processor)이다. 스냅드래곤 835에 사용된 10nm 1세대 LPE(Low Power Early) 공정기술은 14nm 1세대 공정 대비 성능은 27% 개선, 소비전력은 40% 절감, 웨이퍼당 칩 생산량은 30% 증가했다. 10LPE 공정으로 제조된 스냅드래곤835는 30억 개 이상의 트랜지스터를 사용하며 기존 14nm로 제조된 스냅드래곤 820대 비 패키지 크기 35% 감소, 전력 소모량 25% 감소했다. 이에 따라 칩 셋 크기가 작아지고 배터리 수명이 연장돼 최종 제품 설계가 용이해졌다.
두 번째 적용 사례는 AI 연산 처리가 가능한 ‘엑시노스 9810’이다. 2세대 10nm Fin-FET 공정으로 독자 개발한 모바일 AP인 ‘엑시노스 9810’는 AI 처리를 가속할 수 있는 NPU(Neural Processing Unit)가 탑재되어 최종적으로 ‘갤럭시S9’에 채택되었다. 주요 특징으로는 기존 1세대‘엑시노스 8895’대비 코어 처리 성능은 두 배, 멀티 코어 성능은 40% 개선되었으며 NPU를 통해 인공지능 기술로 이미지를 처리할 수 있게 됨에 따라 아웃포커스(뒤 배경을 블러 처리하는 촬영 기법) 등을 광학적으로 구현하는 것이 아닌 딥러닝 기반의 이미지 처리를 통해 구현할 수 있게 된다.
이처럼 3차원 Fin-FET 공정을 도입함에 따라 파운드리 기업들은 공정 미세화의 한계에 부딪혔던 10nm의 벽을 뚫고 계속해서 줄여나가고 있다. 업계에서는 물리적으로 5nm 이하의 반도체는 구현할 수 없다는 의견이 대두되고 있지만 지금껏 그래왔듯 파운드리 업계들은 기발하고 창의적인 아이디어를 통해 공정 미세화에 총력을 가하고 있다.
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